AD9250
推荐新设计使用14位、170 MSPS/250 MSPS、JESD204B、双通道模数转换器
- 产品模型
- 4
产品详情
- JESD204B Subclass 0或Subclass 1编码串行数字输出
- 信噪比(SNR)：70.6 dBFS（185 MHz AIN，250 MSPS）
- 无杂散动态范围(SFDR)：88 dBc（185 MHz AIN，250 MSPS）
- 总功耗：
711 mW (250 MSPS) - 1.8 V电源电压
- 1.8 V电源电压
- 1至8整数输入时钟分频器
- 采样速率最高达250 MSPS
- 中频采样频率最高达400 MHz
- 模数转换器(ADC)内置基准电压源
- 欲了解更多特性，请参考数据手册
AD9250是一款双通道14位ADC，最高采样速率250 MSPS，旨在为低成本、小尺寸、宽带宽、多功能通信应用提供解决方案。
这款ADC内核采用多级、差分流水线架构，并集成了输出纠错逻辑。ADC内核具有宽带宽输入，支持用户可选的各种输入范围。集成基准电压源可简化设计。占空比稳定器可用来补偿ADC时钟占空比的波动，使转换器保持出色的性能。JESD204B高速串行接口可降低电路板布线要求，并减少接收器件所需的引脚数量。
默认情况下，ADC输出数据直接路由至两个JESD204B串行输出通道，这些输出设置为CML电平。四种模式支持M = 1或2（单通道或双通道转换器）与L = 1或2（单通道或双通道）的任意组合。在双通道ADC模式下，数据可以通过两个通道以最高采样速率250 MSPS发送。但是，如果通过一个通道发送数据，则仅支持最高125 MSPS的采样速率。器件提供同步输入（SYNCINB±和SYSREF±）。
需要时，灵活的关断选项可以明显降低功耗。每个通道通过专用快速检测引脚支持可编程超量程电平检测。
设置与控制编程利用三线式SPI兼容型串行接口来完成。
AD9250采用48引脚LFCSP封装，额定温度范围为−40°C至+85°C工业温度范围。
产品特色
- 集成双通道、14位、170 MSPS/250 MSPS ADC。
- 可配置的JESD204B输出模块支持每通道最高5 Gbps的采样速率。
- 片内锁相环(PLL)允许用户提供单个ADC采样时钟，对应JESD204B数据速率时钟由PLL乘以该ADC采样时钟产生。
- 支持可选RF时钟输入以简化系统板设计。
- 取得专利的差分输入在最高至400 MHz的输入频率下仍保持出色的信噪比(SNR)性能。
- 采用1.8 V单电源供电。
- 标准串行端口接口(SPI)支持各种产品特性和功能，例如：控制时钟DCS、省电模式、测试模式、基准电压模式、超量程快速检测以及串行输出配置等。
• 分集无线电系统
• 多模式数字接收机(3G)
TD-SCDMA、WiMax、WCDMA、CDMA2000、GSM、EDGE、LTE
• HFC数字反向路径接收器
• I/Q解调系统
• 智能天线系统
• 电子测试与测量设备
• 雷达接收机
• COMSEC无线电架构
• IED检测/干扰系统
• 通用软件无线电
• 宽带数据应用
参考资料
数据手册 1
用户手册 1
技术文章 11
评估设计文件 2
信息 1
奖项：AD9250荣获2012年电子设计奖！
器件驱动器 3
FPGA 互操作性报告 3
模拟对话 1
非常见问题 1
ADI 始终高度重视提供符合最高质量和可靠性水平的产品。我们通过将质量和可靠性检查纳入产品和工艺设计的各个范围以及制造过程来实现这一目标。出货产品的“零缺陷”始终是我们的目标。查看我们的质量和可靠性计划和认证以了解更多信息。
| 产品型号 | 引脚/封装图-中文版 | 文档 | CAD 符号，脚注和 3D模型 |
|---|---|---|---|
| AD9250BCPZ-170 | 48-Lead LFCSP (7mm x 7mm x 0.75mm w/ EP) | ||
| AD9250BCPZ-250 | 48-Lead LFCSP (7mm x 7mm x 0.75mm w/ EP) | ||
| AD9250BCPZRL7-170 | 48-Lead LFCSP (7mm x 7mm x 0.75mm w/ EP) | ||
| AD9250BCPZRL7-250 | 48-Lead LFCSP (7mm x 7mm x 0.75mm w/ EP) |
这是最新版本的数据手册
软件资源
器件驱动器 3
FPGA/HDL 2
Evaluation Software 2
JESD204x Frame Mapping Table Generator
The JESD204x Frame Mapping Table Generator tool consists of two Windows executables that will allow the user to input any valid combination of JESD204x parameters (L, M, F, S, NP) in order to output a .csv file that illustrates the frame mapping of the JESD204x mode in table format. There is an executable that allows the user to input a single JESD204x mode and another, that allows the user to input the parameters for multiple JESD204x modes in a specified .csv format in order to output a .csv file that illustrates the frame mapping of each of the JESD204x modes that were input into separate tables.
JESD204接口框架
Integrated JESD204 software framework for rapid system-level development and optimization
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硬件生态系统
| 部分模型 | 产品周期 | 描述 |
|---|---|---|
| ADA4927-2 | 推荐新设计使用 | 超低失真电流反馈型ADC驱动器 |
| AD9511 | 推荐新设计使用 | 1.2 GHz时钟分配IC，PLL内核，分频器，延迟调整，5路输出 |
| AD9525 | 推荐新设计使用 | AD9525旨在满足长期演进(LTE)和多载波GSM基站设计的转换器时钟要求。 |
| Clocks 9 | ||
| AD9512 | 推荐新设计使用 | 1.2 GHz时钟分配IC、2路1.6 GHz输入、分频器、延迟调整、5路输出 |
| AD9513 | 推荐新设计使用 | 800 MHz时钟分配IC，分频器，延迟调整，三路输出 |
| AD9514 | 推荐新设计使用 | 1.6 GHz时钟分配IC、分频器、延迟调整、3路输出 |
| AD9515 | 推荐新设计使用 | 1.6 GHz时钟分配IC，分频器，延迟调整，两路输出 |
| AD9516-3 | 推荐新设计使用 | 14路输出时钟发生器，集成2.0 GHz VCO |
| AD9516-4 | 推荐新设计使用 | 14路输出时钟发生器，集成1.6 GHz VCO |
| AD9523 | 不推荐用于新设计 | 14路输出、低抖动时钟发生器 |
| AD9523-1 | 推荐新设计使用 | 低抖动时钟发生器，提供14路LVPECL/LVDS/HSTL输出或29路LVCMOS输出 |
| AD9524 | 不推荐用于新设计 | 6路输出、双环路时钟发生器 |
| PLL Synthesizers 1 | ||
| AD9510 | 推荐新设计使用 | 1.2 GHz时钟分配IC，PLL内核，分频器，延迟调整，8路输出 |
| 差分放大器和 ADC 驱动器 4 | ||
| ADL5562 | 推荐新设计使用 | 2.6GHz 超低失真RF/IF差分放大器 |
| ADL5565 | 推荐新设计使用 | 6 GHz超高动态范围差分放大器 |
| ADA4930-2 | 推荐新设计使用 | 超低噪声驱动器，适用于低压ADC |
| ADA4938-2 | 推荐新设计使用 | 超低失真差分ADC驱动器（双通道） |
| 可变增益放大器(VGA) 2 | ||
| ADL5202 | 过期 | 宽动态范围、高速、数字控制VGA |
| AD8376 | 推荐新设计使用 | 超低失真IF双通道VGA |
工具及仿真模型
Virtual Eval - BETA
Virtual Eval是一款网络应用程序，可帮助设计人员评估ADC和DAC产品。 利用ADI公司服务器上的详细模型，Virtual Eval在几秒内可仿真关键部件的性能特征。 对工作条件（如输入音和外部抖动）以及器件特性（如增益或数字下变频）进行配置。 性能特征包括噪声、失真和分辨率、FFT、时序图、频率响应图等。
打开工具ADC Companion Transport Layer RTL Code Generator Tool
This command line executable tool generates a Verilog module which implements the JESD204 receive transport layer. The user specifies in a configuration file one or more modes to be supported by the transport layer module. These modes are defined as a set of JESD204 parameter values: L, M, F, S, N', and CF. The transport layer converts JESD204 lane data output from a JESD204 link layer IP to a data bus with a fixed width, containing interleaved virtual converter samples. Both JESD204B and JESD204C link layers are supported.
打开工具Visual Analog
对于正在选择或评估高速ADC的设计工程师，VisualAnalog™是一个将一组功能强大的仿真和数据分析工具与一个用户友好的图形界面集成在一起的软件包。
打开工具ADIsimRF
ADIsimRF是一款简单易用的RF信号链计算工具。可以计算和导出多达50级的信号链级联增益、噪声、失真和功耗并绘制其曲线。ADIsimRF还包括丰富的ADI射频和混合信号元件的器件模型数据库。
打开工具AD9250 Simulink ADIsimADC Model
打开工具AD9250 AMI Model
打开工具评估套件
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