AD6684
推荐新设计使用135 MHz四通道中频接收机
- 产品模型
- 2
产品详情
- JESD204B（子类1）编码串行数字输出
- 通道速率最高达15 Gbps
- 总功耗：1.68 W (500 MSPS)
- 每个模数转换器(ADC)通道：420 mW
- SFDR：82 dBFS（305 MHz，1.8 V p-p输入范围）
- SNR：66.8 dBFS（305 MHz，1.8 V p-p输入范围）
- 噪声密度：−151.5 dBFS/Hz（1.8 V p-p输入范围）
- 模拟输入缓冲
- 片内扰动，可改善小信号线性度
- 灵活的差分输入范围
- 1.44 V p-p至2.16 V p-p（标称值1.80 V p-p）
- 82 dB通道隔离/串扰直流电源：0.975 V、1.8 V和2.5 V
- 主接收机的噪声整形再量化器(NSR)选项
- 可变动态范围(VDR)选项支持数字预失真(DPD)
- 集成4个宽带数字下变频器(DDC)
- 48位数控振荡器(NCO)，最多级联4个半带滤波器
- 模拟输入全功率带宽：1.4 GHz
- 幅度检测位支持实现高效自动增益控制(AGC)
- 差分时钟输入整数时钟分频值：1、2、4或8
- 片内温度二极管灵活的JESD204B通道配置
- 灵活的JESD204B通道配置
AD6684是一款135 MHz带宽、四通道中频(IF)接收机。内置四个14位、500 MSPS ADC和各种数字处理模块，包括四个宽带DDC、一个NSR和VDR监控。该器件内置片内缓冲器和采样保持电路，专门针对低功耗、小尺寸和易用性而设计。该器件设计支持通信应用。该器件的全功率带宽为1.4 GHz。
这款四通道ADC内核采用多级、差分流水线架构，并集成了输出纠错逻辑。每个ADC均具有宽带宽输入，支持用户可选的各种输入范围。集成基准电压源可简化设计。AD6684针对宽输入带宽、出色的线性度和小封装低功耗而优化。
模拟输入和时钟信号输入均为差分输入。每对ADC数据输出通过纵横多路复用器内部连接到两个DDC。各DDC最多由五个级联信号处理级组成：48位频率转换器、NCO以及最多四个半带抽取滤波器。
各ADC的输出内部连接到NSR模块。集成NSR电路能够提高奈奎斯特带宽内较小频段的信噪比(SNR)性能。该器件支持两种输出模式，可通过串行端口接口(SPI)选择。如果使能NSR特性，则在处理ADC的输出时，AD6684可以在有限的部分奈奎斯特带宽内实现更高的SNR性能，同时保持9位输出分辨率。
各ADC的输出还在内部连接到VDR模块。对于规定的输入信号，此可选模式支持全动态范围。在规定屏蔽范围（基于DPD应用）内的输入会原样通过。违反此规定屏蔽范围的输入会导致输出分辨率降低。
采用VDR时，观测接收机的动态范围由规定的输入频率屏蔽范围确定。对于屏蔽范围内的信号，输出以允许的最大分辨率呈现。对于超过此频率屏蔽范围内的规定功率水平的信号，输出分辨率会被截断。此屏蔽范围基于DPD应用，支持可调谐实数中频采样、零中频或复数中频接收架构。
在DDC、NSR和VDR模式下，该器件可通过SPI可编程profile选择（启动时，默认模式为NSR）。
除了DDC模块，AD6684还有其他功能可简化通信接收机的AGC功能。利用ADC的快速检测输出位，可编程阈值检测器可以监控输入信号功率。如果输入信号电平超过可编程阈值，快速检测指示器就会变为高电平。由于该阈值指示器的延迟极短，因此用户能够快速调低系统增益，从而避免ADC输入端出现超量程现象。
用户可在JESD204B子类1的高速串行输出的一个或两个通道上对每对IF接收器输出进行配置，具体取决于接收逻辑器件的抽取率和可接受通道速率。通过SYSREF±、SYNCINB±AB和SYNCINB±CD输入引脚，可提供多器件同步支持。
AD6684具有灵活的掉电选项，在需要时可以明显降低功耗。所有这些特性均可通过1.8 V三线式SPI进行编程。
AD6684采用72引脚无铅LFCSP封装，额定温度范围为−40℃至+105°C结温范围。
产品特色
- 每通道低功耗。
- 支持的JESD204B通道速率最高达15 Gbps。
- 较宽的全功率带宽，支持高达1.4 GHz的IF信号采样。
- 缓冲输入可简化滤波器设计和实施。
- 四个集成式宽带抽取滤波器和NCO模块支持多频段接收机。
- 可编程快速超量程检测。
- 用于系统热管理的片内温度二极管。
应用
- 通信
- 分集多频段、多模数字接收器 3G/4G、W-CDMA、GSM、LTE、LTE-A
- HFC数字反向路径接收机
- 数字预失真观测路径
- 通用软件无线电
参考资料
数据手册 1
用户手册 1
应用笔记 1
ADI 始终高度重视提供符合最高质量和可靠性水平的产品。我们通过将质量和可靠性检查纳入产品和工艺设计的各个范围以及制造过程来实现这一目标。出货产品的“零缺陷”始终是我们的目标。查看我们的质量和可靠性计划和认证以了解更多信息。
| 产品型号 | 引脚/封装图-中文版 | 文档 | CAD 符号，脚注和 3D模型 |
|---|---|---|---|
| AD6684BCPZ-500 | 72-Lead LFCSP (10mm x 10mm w/ EP) | ||
| AD6684BCPZRL7-500 | 72-Lead LFCSP (10mm x 10mm w/ EP) |
这是最新版本的数据手册
软件资源
Evaluation Software 1
JESD204x Frame Mapping Table Generator
The JESD204x Frame Mapping Table Generator tool consists of two Windows executables that will allow the user to input any valid combination of JESD204x parameters (L, M, F, S, NP) in order to output a .csv file that illustrates the frame mapping of the JESD204x mode in table format. There is an executable that allows the user to input a single JESD204x mode and another, that allows the user to input the parameters for multiple JESD204x modes in a specified .csv format in order to output a .csv file that illustrates the frame mapping of each of the JESD204x modes that were input into separate tables.
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硬件生态系统
| 部分模型 | 产品周期 | 描述 |
|---|---|---|
| Clocks 2 | ||
| LTC6951 | 最后购买期限 | 具集成型 VCO 的超低抖动、多输出时钟合成器 |
| LTC6953 | 最后购买期限 | 具有 11 个输出并支持 JESD204B/JESD204C 协议的超低抖动、4.5GHz 时钟分配器 |
| Fanout Buffers & Splitters 2 | ||
| LTC6955 | 最后购买期限 | 超低抖动 7.5GHz 11 输出扇出缓冲器系列 |
| HMC7043 | 推荐新设计使用 |
高性能、3.2 GHz、14输出扇出缓冲器 |
| PLL Synthesizers 3 | ||
| LTC6952 | 最后购买期限 | 具有 11 个输出并支持 JESD204B / JESD204C 协议的超低抖动、4.5GHz PLL |
| HMC7044 | 推荐新设计使用 | 带JESD204B接口的高性能、3.2 GHz、14路输出抖动衰减器 |
| AD9528 | 推荐新设计使用 | 提供14路LVDS/HSTL输出的JESD204B/JESD204C时钟发生器 |
工具及仿真模型
Virtual Eval - BETA
Virtual Eval是一款网络应用程序，可帮助设计人员评估ADC和DAC产品。 利用ADI公司服务器上的详细模型，Virtual Eval在几秒内可仿真关键部件的性能特征。 对工作条件（如输入音和外部抖动）以及器件特性（如增益或数字下变频）进行配置。 性能特征包括噪声、失真和分辨率、FFT、时序图、频率响应图等。
打开工具ADC Companion Transport Layer RTL Code Generator Tool
This command line executable tool generates a Verilog module which implements the JESD204 receive transport layer. The user specifies in a configuration file one or more modes to be supported by the transport layer module. These modes are defined as a set of JESD204 parameter values: L, M, F, S, N', and CF. The transport layer converts JESD204 lane data output from a JESD204 link layer IP to a data bus with a fixed width, containing interleaved virtual converter samples. Both JESD204B and JESD204C link layers are supported.
打开工具
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